А   Б  В  Г  Д  Е  Є  Ж  З  І  Ї  Й  К  Л  М  Н  О  П  Р  С  Т  У  Ф  Х  Ц  Ч  Ш  Щ  Ю  Я 


Адресний дешифратор

Адресні дешифратори побудовані за тим же принципом, що і розрядні дешифратори.

Крім адресних дешифраторів, є 18 розрядних дешифраторів ДШР-1 - ДШР-18 На 32 виходи кожен. Виходи розрядного дешифратора z - го розряду (i 18 січня)пов'язані з розрядними шинами відповідного феритового поля. Ферритові поле будь-якого розряду містить 32 розрядні шини вибірки. Кожна розрядна шина складається з двох гілок, з'єднаних послідовно; одна з них пронизує 512 сердечників однієї полуматріци, аінша гілка-512 сердечників інший полуматріци.

Вибір потрібнихРВІН здійснюється адресним дешифратором.

Для обслуговування кожного з восьми адресних дешифраторів є своя пара генераторів струму, один з яких формує струмовий імпульс зчитування, аінший - струмовий імпульс запису протилежної полярності. Запуск цих генераторів здійснюється так само, як і генераторів струму розрядних дешифраторів.

Блок адресних формувачів складається з адресних дешифраторів і струмових формувачів. В описаному вищеблоці ЄС 3200 - 1 на кожен магнітний блок доводиться два адресних дешифратора ДША-А і ДША-В (по одному на кожну полуматріцу) на 256 виходів кожен.

Координатні ключі зчитування в обох адресних дешифраторів (ДША-Л і ДША-В) кожного магнітного накопичувача по одному звходів управляються сигналами з перехідних елементів 16Я - Сч1 блоку попередньої адресної дешифрації, що запускаються, в свою чергу, сигналами з попереднього дешифратора ЩЩШбх.

Блок адресних формувачів служить для управління роботоюдіод-трансформаторних адресних дешифраторів магнітного блоку.

На інший вхід усіх групових і координатних ключів кожного адресного дешифратора через діоди в ланцюзі їх запуску надходить негативний потенціал, який дозволяє запуск вибраної пари ключів в одномуз дешифраторів ДША-Л або ДША-В. Разрешающіе потенціали для 8 адресних дешифраторів виробляються вісьмома емітерний повторювач, запуск яких здійснюється з виходів дешифратора блоку місцевого управління, керованого сигналами з тригера 7-го розряду регістраадреси і потенціалами з виходів дешифратора номери магнітного блоку. При зверненні до оперативної пам'яті спрацьовує тільки один з восьми емітерний повторювачів, отже, дозволяється запуск ключів вибірки в одному з двох адресних дешифраторів вибраногомагнітного блоку.

Запам'ятовуючий елемент напівпровідникового біполярного ЗУ. При вибірці даного ЗЕ на його адресні емітери з виходів адресних дешифраторів подається потенціал логічної 1 (2 4 В), що перевищує потенціал інформаційних емітерів. Тому адресніемітери виявляються замкнутими, а колекторний струм відкритого транзистора тече через його інформаційний емітер, чим забезпечується можливість зчитування з ЗЕ та запису в нього інформації.

При вибірці даного ЗЕ на його адресні емітери з виходів адреснихдешифраторів подається потенціал логічної 1 (524 В), що перевищує потенціал інформаційних емітерів. Тому адресні емітери виявляються замкнутими, а колекторний струм відкритого транзистора тече через його інформаційний емітер, чим забезпечується можливістьзчитування з ЗЕ та запису в нього інформації.

Блок адресних формувачів (БФА) служить для управління роботою діод-трансформаторних адресних дешифраторів ДША магнітного блоку. У відповідності з кодом адреси він здійснює вибір адресної шини БЗМ1 шляхомформування в шині двополярної імпульсів струму зчитування - запису позитивної або негативної полярності.

Вони необхідні для формування керуючих сигналів і подачі їх на струмові ключі адресних дешифраторів блоку адресної вибірки.

У ЄС ЕОМ струмовийдешифратор ДШХ, загальний для всіх розрядів, називається адресним дешифратором, а окремі для кожного розряду дешифратори Дя /У - розрядними дешифраторами.

Схема запуску перехідних елементів розрядної і адресної дешифрації складається з схеми запуску емітернийповторювачів, адресних дешифраторів і формувачів, керуючих роботою адресних генераторів струму зчитування та запису, і ехеми запуску формувачів, керуючих роботою розрядних генераторів струму зчитування та запису.

На відміну від розрядних струмівзчитування, напрямок адресного струму зчитування не залежить від значення адреси і однаково у всіх адресних дешифраторів.

Умовне графічне позначення ППЗУ серії. | Структурна схема ВІС ППЗП К500РЕ149. БІС К500РЕ149 (рис. 12.2) містить матрицю електричнопрограмованих запам'ятовуючих елементів з внутрішньою організацією 32 рядки на 32 стовпця, адресний дешифратор рядків (п'ять входів, 32 виходу), адресний дешифратор стовпців (три входи, вісім виходів), чотири підсилювача зчитування і чотири вихідних керованих буфернихелемента.

Інтегральна мікросхема біполярного ЗУ являє собою кристал кремнію, в якому утворені масив ЗЕ (тригерів) з усіма межз'єднань, а також адресні дешифратори, підсилювачі-формувачі запису і зчитування та інші схеми для управлінняадресної вибіркою, записом і зчитуванням. Для підвищення швидкодії ЗУ ці обслуговуючі схеми можуть бути виконані на основі ЕСЛ-елементів, що працюють в лінійній області, в той час як побудовані на основі ТТЛ-елементів тригери ЗЕ працюють з насиченням. У такомувипадку кристал містить схеми узгодження рівнів сигналів для переходу від схем ТТЛ до схем ЕСЛ і назад.

Одноадресна ОЗУ з прямою адресацією. Приклад виконання ОЗУ з прямою адресацією показаний на рис. 4.1 де накопичувач /виконаний за схемою, показаної на рис. 2.50а в якості адресного дешифратора 4 можна використовувати стробований дешифратор, зображений на рис. 2 квітня Для зменшення впливу ємності адресних шин управління ними проводиться через буферні підсилювачі 5 за допомогою яких проводиться прискорений перезаряд зазначеноїємності. За сигналом Vx здійснюється введення адреси в адресні регістри 2 і 3 сигналом V% задається режим читання або запису, який тактується сигналом С.

БІС К500РЕ149 (рис. 12.2) містить матрицю електрично програмованих запам'ятовуючих елементів з внутрішньоюорганізацією 32 рядки на 32 стовпця, адресний дешифратор рядків (п'ять входів, 32 виходу), адресний дешифратор стовпців (три входи, вісім виходів), чотири підсилювача зчитування і чотири вихідних керованих буферних елемента.

Разлічние типи ЗЕ інтегральних ПЗУпредставлені на рис. 4.13. На рис. 4.13 а показаний біполярний транзисторний ЗЕ з випалюваної перемичкою, що з'єднує горизонтальну і вертикальну лінії. При виборі адресним дешифратором горизонтальної лінії х на базу транзистора ЗЕ надходить відкриває його сигнал, і принаявності перемички (стан 1) на вертикальній лінії у явиться потенціал колектора транзистора 5 В.

Разлічние типи ЗЕ інтегральних ПЗУ представлені на рис. 4.12. На рис. 4.12 а показаний біполярний транзисторний ЗЕ з випалюваної перемичкою, що з'єднує горизонтальну івертикальну лінії. При виборі адресним дешифратором горизонтальної лінії х на базу транзистора ЗЕ надходить відкриває його сигнал, і ггрі наявності перемички (стан 1) на вертикальній лінії у явиться потенціал колектора транзистора 5 В.

Таймер реальногочасу може працювати в режимі переривань, в якому викликає переривання кожні 20 мс, або в режимі монітора, у якому переривання не генеруються. До складу таймера входять адресний дешифратор, тактирующие схема, регістр стану і схема управління перериваннями.

Наінший вхід усіх групових і координатних ключів кожного адресного дешифратора через діоди в ланцюзі їх запуску надходить негативний потенціал, який дозволяє запуск вибраної пари ключів в одному з дешифраторів ДША-Л або ДША-В. Разрешающіе потенціали для 8 адреснихдешифраторів виробляються вісьмома емітерний повторювач, запуск яких здійснюється з виходів дешифратора блоку місцевого управління, керованого сигналами з тригера 7-го розряду регістра адреси і потенціалами з виходів дешифратора номери магнітного блоку.При зверненні до оперативної пам'яті спрацьовує тільки один з восьми емітерний повторювачів, отже, дозволяється запуск ключів вибірки в одному з двох адресних дешифраторів обраного магнітного блоку.

У кожну клітинку ОЗУ записується код власногоадреси, потім виробляється послідовне зчитування і перевірка цієї інформації. Адресний тест забезпечує перевірку адресних дешифраторів ОЗУ.

Структурна схема, наведена на рис. 4 - 10 пояснює роботу матричного ЗУ. Код адреси комірки надходить в адреснідешифратори X і Y, які вибирають; в накопичувачі потрібні рядок і стовпець. Вибірка комірки відбувається за принципом збігу сигналів збудження відповідних шин по X і У координатах.

До складу блоку адресної вибірки, в залежності від модифікації ЄС-3220 входять від 2до 8 однакових адресних струмових дешифраторів ДША і від 4 до 16 генераторів струму зі своїми елементами запуску. Кожен магнітний накопичувач обслуговується двома адресними дешифраторами, розташованими на сторонах А і В. Адресний дешифратор служить для комутаціїстабілізованих струмових імпульсів в одну з 256 адресних шин при зверненні до основної пам'яті або в одну з чотирьох додаткових адресних шин при зверненні до локальної або мультиплексні пам'яті.

Структурна схема ОЗУ, показана на рис. 4 - 1 пояснює принципсловникової організації. Код адреси А /розрядного слова подається на адресний дешифратор, який вибирає потрібне слово. Адресний підсилювач збуджує відповідну словникову шину, і слово, код якого надходить на вхідні розрядні шини, може 6 ить записано вобрану рядок матриці.

Крім струмів зчитування 1Г, формованих у кожної з 18 феритових матриць магнітного блоку по розрядним шинам, для зчитування інформації по заданій адресі необхідно сформувати струми зчитування 1Х по одній з 512 (у двох полуматріцах)адресних шин. Це виконується за допомогою блоків попередньої адресної дешифрації і адресних дешифраторів ДША-А і ДША-В. У відповідності з кодом адреси, записаним у 8 - 15 - м розрядах регістра адреси, на виході ПДШ-1 і ПДШ-2 появляются1 сигнали, які підключають генераторизчитування до адресних дешифраторів. На відміну від розрядних струмів зчитування напрямок адресного струму зчитування не залежить від значення адреси і однаково у всіх адресних дешифраторів.

Однойменні розряди двонаправленої системної шини даних від різнихпристроїв повинні об'єднуватися за ЧИ, тому всі приемопередатчики виконуються або з Z-станом виходів, або з відкритим колекторним виходом. Включення в кожен момент часу тільки одного прийомопередавача забезпечується за допомогою адресного дешифратора.Приймач, підключений до CPU, виробляє передачу і прийом Даних від всіх пристроїв, пов'язаних з системною шиною.

Оперативний запам'ятовуючий пристрій призначений для запам'ятовування і зберігання символьної, числової і адресної інформації. До складу ЗУ такожвходять схема формування сигналів ЗУ, підсилювачі відтворення, підсилювачі запису, адресні дешифратори і ключі, що керують роботою блоку числових матриць.

Разрешающіе потенціали з виходів дешифраторів ПДША16112 надходять на перехідні елементи зчитування 16І - Сч12 що спрацьовують від сигналів з блоку місцевого управління. Керуючі сигнали з перехідних елементів 16І - Сч1 2 вступають на один з входів відповідних групових і координатних струмових ключів зчитування адресних дешифраторів. На інші входи цих ключів подаютьсядозволяють потенціали, що формуються у блоці місцевого управління з допомогою дешифратора на вісім виходів (по числу адресних дешифраторів), який управляється сигналами з тригера 7-го розряду регістра адреси і потенціалами з виходів дешифратора номери магнітногоблоку. В результаті забезпечується відкривання одного з групових і одного з координатних струмових ключів зчитування в одному з двох адресних дешифраторів обраного магнітного блоку.

Га), то подача потенціалу низького рівня на емітер 21 не змінює стантригера. Інтегральна мікросхема біполярного ЗУ являє собою кристал кремнію, в якому утворені масив ЗЕ (тригерів) з усіма межз'єднань, а також адресні дешифратори, підсилювачі-формувачі запису і зчитування та інші схеми для управління адресноївибіркою, записом і зчитуванням. Для підвищення швидкодії ЗУ ці обслуговуючі схеми можуть бути виконані на основі ЕСЛ-елементів, що працюють в лінійній області, в той час як побудовані на основі ТТЛ-елементів тригери ЗЕ працюють з насиченням. В такому випадкукристал містить схеми узгодження рівнів сигналів для переходу від схем ТТЛ до схем ЕСЛ і назад.

До складу блоку адресної вибірки, в залежності від модифікації ЄС-3220 входять від 2 до 8 однакових адресних струмових дешифраторів ДША і від 4 до 16 генераторів струму зісвоїми елементами запуску. Кожен магнітний накопичувач обслуговується двома адресними дешифраторами, розташованими на сторонах А і В. Адресний дешифратор служить для комутації стабілізованих струмових імпульсів в одну з 256 адресних шин при зверненні до основноїпам'яті або в одну з чотирьох додаткових адресних шин при зверненні до локальної або мультиплексні пам'яті.

Перша з цих схем побудована на восьми ключових елементах, на входи яких надходять сигнали з виходів дешифратора номери блоку і виходів тригера 7-горозряду регістра адреси. Запускає сигнал високого рівня з'являється на виході одного з цих восьми елементів. Цей сигнал забезпечує запуск емітерного повторювача відповідного адресного дешифратора, а також формувачів, керуючих спрацьовуваннямодного з восьми адресних генераторів струму зчитування та запису.

Про Високопродуктивна конфігурується системна шина CSI (Configurable System Interconnect) з двома 8-розрядними шинами даних (однієї для читання, інший для запису), 32-розрядної шиною адреси і адресними селекторами.Шина пов'язує FPGA, периферійні вузли і ядро ??мікроконтролера при швидкості передач до 40 Мбайт /с, підтримує можливість звернення до зовнішніх пристроїв, режим циклічного арбітражу та реалізацію циклів очікування. Адресні селектори забезпечують доступ до пристроїв,реалізованим в блоці FPGA, і при цьому на створення адресних дешифраторів не витрачаються ресурси програмованої логіки.

Разрешающіе потенціали з виходів дешифраторів ПДША16112 надходять на перехідні елементи зчитування 16І - Сч1 2 що спрацьовують від сигналів з блокумісцевого управління. Керуючі сигнали з перехідних елементів 16І - Сч1 2 вступають на один з входів відповідних групових і координатних струмових ключів зчитування адресних дешифраторів. На інші входи цих ключів подаються дозволяють потенціали, що формуються вблоці місцевого управління з допомогою дешифратора на вісім виходів (по числу адресних дешифраторів), який управляється сигналами з тригера 7-го розряду регістра адреси і потенціалами з виходів дешифратора номери магнітного блоку. В результаті забезпечуєтьсявідкривання одного з групових і одного з координатних струмових ключів зчитування в одному з двох адресних дешифраторів обраного магнітного блоку.

На інший вхід усіх групових і координатних ключів кожного адресного дешифратора через діоди в ланцюзі їх запускунадходить негативний потенціал, який дозволяє запуск вибраної пари ключів в одному з дешифраторів ДША-Л або ДША-В. Разрешающіе потенціали для 8 адресних дешифраторів виробляються вісьмома емітерний повторювач, запуск яких здійснюється з виходівдешифратора блоку місцевого управління, керованого сигналами з тригера 7-го розряду регістра адреси і потенціалами з виходів дешифратора номери магнітного блоку. При зверненні до оперативної пам'яті спрацьовує тільки один з восьми емітерний повторювачів,отже, дозволяється запуск ключів вибірки в одному з двох адресних дешифраторів обраного магнітного блоку.

Крім струмів зчитування 1Г, формованих у кожної з 18 феритових матриць магнітного блоку по розрядним шинам, для зчитування інформації по заданомуадресою необхідно сформувати струми зчитування 1Х по одній з 512 (у двох полуматріцах) адресних шин. Це виконується за допомогою блоків попередньої адресної дешифрації і адресних дешифраторів ДША-А і ДША-В. У відповідності з кодом адреси, записаним у 8 - 15 - м розрядахрегістра адреси, на виході ПДШ-1 і ПДШ-2 появляются1 сигнали, які підключають генератори зчитування до адресних дешифраторів. На відміну від розрядних струмів зчитування напрямок адресного струму зчитування не залежить від значення адреси і однаково у всіх адреснихДешифратор.

Запам'ятовувальні (зв'язують елементи програмованих інтегральних напівпровідникових постійних ЗУ. Плаваючий (ізольований) затвор не має електричного підвода, він призначений для зберігання заряду. Селектірующій затвор приєднаний до одного звиходів дешифратора рядків - горизонтальної лінії, а стік - до вертикальної лінії. У початковому стані відсутня заряд на плаваючому затворі (стан 1), транзистор має дуже невелике порогове напруга. Вибір елемента здійснюється шляхом подачі на селектірующійзатвор вихідної напруги адресного дешифратора, при цьому включається транзистор і через ланцюг стік - витік протікає значний струм. В результаті збільшується граничне напруга, і подача на селектірующій затвор вихідної напруги дешифратора не включає цейтранзистор. Повідомлене елементу стан зберігається як завгодно довго.

Плаваючий (ізольований) затвор не має електричного підвода, він призначений для зберігання заряду. Селектірующій затвор приєднаний до одного з виходів дешифратора рядків -горизонтальної лінії, а стік - до вертикальної лінії. У початковому стані відсутня заряд на плаваючому затворі (стан 1), транзистор має дуже невелике порогове напруга. Вибір елемента здійснюється шляхом подачі на селектірующій затвор вихідногонапруги адресного дешифратора, при цьому включається транзистор і через ланцюг стік - витік протікає значний струм. В результаті збільшується граничне напруга, і подача на селектірующій затвор вихідної напруги дешифратора не включає цей транзистор.

Разрешающіе потенціали з виходів дешифраторів ПДША16112 надходять на перехідні елементи зчитування 16І - Сч1 2 що спрацьовують від сигналів з блоку місцевого управління. Керуючі сигнали з перехідних елементів 16І - Сч1 2 вступають на один з входів відповіднихгрупових та координатних струмових ключів зчитування адресних дешифраторів. На інші входи цих ключів подаються дозволяють потенціали, що формуються у блоці місцевого управління з допомогою дешифратора на вісім виходів (по числу адресних дешифраторів), якийуправляється сигналами з тригера 7-го розряду регістра адреси і потенціалами з виходів дешифратора номери магнітного блоку. В результаті забезпечується відкривання одного з групових і одного з координатних струмових ключів зчитування в одному з двох адреснихдешифраторів обраного магнітного блоку.

Крім струмів зчитування 1Г, формованих у кожної з 18 феритових матриць магнітного блоку по розрядним шинам, для зчитування інформації по заданій адресі необхідно сформувати струми зчитування 1Х по одній з 512 (вдвох полуматріцах) адресних шин. Це виконується за допомогою блоків попередньої адресної дешифрації і адресних дешифраторів ДША-А і ДША-В. У відповідності з кодом адреси, записаним у 8 - 15 - м розрядах регістра адреси, на виході ПДШ-1 і ПДШ-2 появляются1 сигнали, якіпідключають генератори зчитування до адресних дешифраторів. На відміну від розрядних струмів зчитування напрямок адресного струму зчитування не залежить від значення адреси і однаково у всіх адресних дешифраторів.

Найпростіша матриця напівпровідникового ЗУ. Такімікросхеми складаються з матриць запам'ятовуючих елементів і обслуговуючих вузлів. В якості ЗЕ можуть використовуватися транзистори, діоди, ємності в схемах на МОН-структурах та ін На рис. 9.10 показана можлива структура матриці на біполярних транзисторах, занесення інформації вяку здійснюється в процесі виготовлення субсистеми за замовленням споживача. С-1 є низькі напруги. Адресний дешифратор збуджує одну з адресних ліній, в результаті на бази транзисторів надходить одиничний сигнал.

Мікросхема К155РУ2 (рис. 1.121) - високошвидкісне ОЗУ з ємністю 64 біт. Дані в ОЗУ можна записувати і зчитувати. При зчитуванні інформації з ОЗУ вона не руйнується. Осередки в пам'яті організовані в матрицю RAM (рис. 1121 а), що має 16 рядів і 4 колонки, що відповідає логічній організації 16 слів по 4 біти кожне. Матриця забезпечена адресним дешифратором DC, який приймає чотирирозрядний код адреси А1 - А4 і вибирає за допомогою одного зі своїх 16 виходів потрібне чотирирозрядний слово. Чотири буферних входу даних Dl - D4 забезпечені входом дозволу запису WE Кожен вихід даних Ql - Q4 має відкритий колектор, що упрошает з'єднання декількох ОЗУРУ2 в більш складні матриці. Дані на виходах інвертовані щодо тих, які записані в пам'яті.

За цим шинам проводиться диференційно запис або зчитування інформації. У режимі зберігання на шині АШ1 знижений потенціал, переходи транзисторів база - емітер /закриті і тригер утворений на транзисторах з емітерами 2 в одному з яких проходить струм зберігання. При вибірці рядки підвищується потенціал на шині ALU1 і через перехід база - емітер /відкритого транзистора проходить струм зчитування. Необхідне значення струму зчитування забезпечують генератори струму, підключені до шинРШ. Вхід вибору мікросхеми CS (рис. 6.22) забезпечує потрібний режим вибірки (зчитування) або зберігання (записи) інформації. Вибірка інформації здійснюється при поданні відповідних адресних сигналів на дешифратори ДШХ і ДШУ, в результаті адресний дешифратор ДШХ видає сигнал вибірки в адресну шину, а розрядний дешифратор ДШУ - в розрядну шину і включає відповідні підсилювачі запису - зчитування.

Схема магнітного запам'ятовуючого блоку ОЗУ (EG 3200 - 1. Залежно від комплектності ЕОМ таких блоків буває кілька. В кожній матриці знаходиться 32ХЮ24 сердечника. Кожна матриця розділена на дві частини і утворює дві полуматріци. Конструктивно набори полуматріц розташовані по двох сторонах А і В магнітного блоку. До магнітному блоку підходять 512 координатних шин, які послідовно проходять через всі розрядні матриці. Ці шини об'єднані попарно й утворюють 256 адресних шин вибірки. Адресні шини вибірки кожної зі сторін А і В блоку пов'язані з адресними дешифраторами ДША-А і ДША-В на 256 виходів кожен.